Verilog HDLでは、 reg [31:0] mem [0:255];と宣言することによってメモリを表現する。この例は32ビットデータが256個あるメモリである。別の言い方をすればデータが32ビットでアドレスが8ビットのメモリである。このような多次元配列を便利だからと多用して…