非同期式回路についてひさしぶりに考えてみた

最近はMoshで有名なひげぽんさんの日記，続 エッジトリガの詳細が分からない - higepon blog，に対するコメントのなかに以下のような一文を発見。

論理回路の規模が大きくなると、そのような論理回路の深さのばらつきが場所によって大きく異なるので、非同期回路設計のままでは「全体が足並みを揃えて動作する」ようにするのが難しいんです。

そういうものなのかあ。。。ちょっと考えてみよう。

ちなみに，個人的には高周波数なCPUなどでは組み合わせ論理回路の遅延だけでなくパイプラインレジスタのSetup時間とHold時間もクロックサイクルに結構な影響を与えるのではないかと思っているのだが（根拠無し），どうなんでしょう。